Huawei bringt eine alternative Bewertungsmethode zur Skalierung von Siliziumchips ins Spiel: Anders als bisher die ständig feiner werdende Fertigungsdichte könne man die Signallaufzeiten innerhalb der Chips als Maßstab nehmen, schlug die Chefin von Huaweis Halbleitersparte HiSilicon, He Tingbo, am Wochenende auf dem International Symposium on Circuits and Systems (ISCAS) in Shanghai vor. Weiterlesen nach der Anzeige Das von Huawei vorgeschlagene „Tau Scaling Law“ könne das jahrzehntealte „Moore’s Law“ ablösen. Letzteres besagt, dass sich die Chipkomplexität etwa alle zwei Jahre verdoppelt, primär durch immer feinere Fertigungsprozesse mit mehr Transistoren pro Quadratmillimeter Chipfläche. Beim Tau Scaling Law sollen verkürzte Signallaufzeiten das primäre Merkmal sein, anhand dessen die Leistung von Prozessoren, KI-Beschleunigern und anderen Chips zu gemessen wird. Darauf aufbauend kündigte He das Herstellungsprinzip „LogicFolding“ an: gestapelte Logikchips. Gestapelt können Signale horizontal und vertikal fließen, was die Wege verkürzt. Reduzierte Widerstände in den einzelnen Ebenen sollen weiter helfen. Datenbewegungen kosten viel Energie; durch diesen Ansatz sinkt daher die elektrische Leistungsaufnahme. Zudem begünstigt er die Taktfrequenzen. Die Versprechen sind groß: Bis 2031 will Huawei mit seinen Partnern zu den weltweit fortgeschrittensten Chipauftragsfertigern aufschließen. Konkret nennt Tingbo eine Transistordichte äquivalent zu 1,4-Nanometer-Prozessen wie Intels 14A und TSMCs A14, die ab 2028 serienreif sein sollen. Chinas Fertigungstechnik hinkt hinterher Huawei gibt mit diesem Fokus allerdings auch zu, die Konkurrenz in der klassischen Chip-Lithografie absehbar nicht einholen zu können. Das überrascht nicht, denn der niederländische Weltmarktführer für Systeme zur Chipbelichtung, ASML, darf seine modernsten Geräte nicht nach China verkaufen. Mit älteren Systemen sitzen Huawei und Partner wie der chinesische Chipauftragsfertiger SMIC aktuell in der 7-Na...
First seen: 2026-05-26 15:35
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